半導体の微細化に関して、第１回では半導体の大きなトレンドであるムーアの法則と微細化について第2回では半導体プロセスと微細化のキープロセスであるリソグラフィについて説明しました。今回は、実際に微細化がどのように進んできたのかをお話ししましょう。
※過去の記事はこちら：
第１回： 半導体の微細化 ムーアの法則とは
第２回： 半導体の微細化と半導体プロセス
第３回 半導体の微細化と国際半導体技術ロードマップ
半導体のプロセスは、例えば0.18μmプロセスというように、寸法で呼ばれます。この場合、一般的には（あるいは慣習的には）、0.18μmというのが、このプロセスでの最小寸法でトランジスタのゲート電極と呼ばれる部分の線幅（ゲート長）を表しています（少なくとも我々はそう思っていました）。0.18μmの次の世代が0.13μmですが、0.13÷0.18=0.72なので約0.7倍に縮小されています。面積にすると0.7 x 0.7=0.49で約半分になり、よって一世代進むと素子の密度は2倍になります。半導体プロセスというのは、このような形で２～3年くらいで次の世代（前世代の約0.7倍に縮小）に進むということを繰り返してきました。実際の例を挙げると、・・0.5μm→0.35μm→0.25μm→0.18μm→0.13μm→90nm→65nm・・（1990年代から2000年代頃）という感じです。
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※μmとnm：μm（マイクロメーター）は10-6メーターすなわち100万分の1メーター、 nm（ナノメーター）は10-9メーターすなわち10億分の1メーター、例えば0.18μm＝180nm
※プロセス名の「○○μm」や「○○nm」という数字のことをプロセスルールと呼ぶことも多いです。 |
上に述べたように、以前のプロセス名はほぼそのプロセスの最小寸法（トランジスタのゲート電極の線幅（ゲート長））を表すものでした。私の経験した範囲では、65nmまでは概ねその通りだったと思います。概ねと書いたのは、例えば65nmプロセスの最小寸法が60nmだったとか、その程度の違いはあったということです。しかしその後、（私は65nmの次すなわち45nm以降は実際に経験していないのであくまで聞いた話になりますが）トランジスタの構造を変えずに同じトレンドで単純に小さくすることがだんだん困難になってきたようです。その困難を克服するために色々な技術が導入されてきましたが、トランジスタの構造が従来の平面構造（二次元）のままではトレンドを維持できなくなり最先端のトランジスタは立体構造（三次元）になっています。
ちなみに最先端の立体構造のトランジスタを採用している7nmや5nmプロセスのゲート電極の線幅（ゲート長）は10nm以上あるようです。プロセス名と実態が完全に乖離してしまっていますね。1990年代に現役でプロセス開発をしていたような技術者にこのことを話すと、びっくりする人も多いと思います。プロセス名の数字は一体何なのか？と思ってしまいます。
近年、微細化レースをリードしていたはずのインテルが10nmや7nmという最先端の微細プロセスで苦戦しているという話がニュースになっています。TSMCとサムスンは7nmを量産し5nmの量産も始まっていますので、インテルが遅れているようにも思えますが、インテルによればインテルの10nmは他社の7nmと同等ということのようですし、ネットで収集できる様々な情報や分析を見てもインテルの10nmは他社の7nm相当のようです。最先端の微細プロセスでは、このプロセス名の数字だけを単純に比較すること自体に意味がなくなっています。
| ※私の経験した範囲は、一般的なロジック製品向けのプロセスやアナログ混載ロジック製品向けのプロセスですので、上の話もそれがベースになっています。実際はプロセッサやメモリ等の製品分野ごとに要求事項が異なり、それぞれのプロセスは独自の進化をするようになっています。プロセッサ用のプロセスでは同じプロセス世代でもゲート長は一般的なロジックプロセスよりも細かったようです。 |
ムーアの法則を実現すべく前節で述べたような形で微細化が進んで来たわけですが、それを具体的に示した技術ロードマップが作られていました。最初のロードマップはSIA（Semiconductor Industry Association米国半導体工業会）が作成したNTRS（National Technology Roadmap for Semiconductors）の1992 年版ですが、1998年版からは欧州、日本、韓国、台湾の業界団体も参加してITRS（International Technology Roadmap for Semiconductors)という国際的なロードマップが作られるようになりました。奇数年に全面改訂版、偶数年に部分改訂版が発行されてきましたが、2015年版が最後になりました。
ロードマップにはどういう役割があったのでしょうか？半導体の微細化を進めるのは半導体デバイスメーカーだけではできません。製造装置や各種材料は、製造装置メーカーや材料メーカーが作っていますので、デバイス、製造装置、材料のそれぞれのメーカー間の協力が不可欠です。また、デバイスメーカーごとに全く違う装置や材料を開発することも現実的ではないでしょう。デバイス、装置、材料それぞれのメーカーを含めた業界全体として、共通の部分はある程度足並みをそろえる必要があり、ロードマップというものに意味があったのではないでしょうか。
実際にITRSには「過去30年で必要投資額はますます増大したために、産業内での協力が進展し、多くの企業間研究開発協力、コンソーシアム、その他の協力ベンチャ企業が生み出されている。このような研究開発プログラムをガイドする一助として」編纂を開始したと記載されています（ITRS 2011 Edition（JEITA訳） Executive Summary P.1）。また「ロードマップは、本質的には、「産業界がムーアの法則やその他のトレンドを維持するためには、どのような技術的な力を開発しなければならないか？」というチャレンジ精神に基づいてまとめられたものである」と書かれており、ムーアの法則を維持することを前提として作成されていることがわかります（ITRS 2011 Edition（JEITA訳）Executive Summary P.2）。
ITRSはムーアの法則を維持するための15年先までのロードマップを示してきましたが、その期間内に微細化が行き詰まる可能性が高くなったことから、2015年版は従来のムーアの法則を具現化するためのITRSではなく、半導体の応用分野を議論の起点とする新方針のもとで作成され「ITRS2.0」として公表されました。しかし「ITRS2.0」はこの2015年版が初版でかつ最終版となり、より範囲を広げたIRDS(International Roadmap for Devices and Systems)という新たな活動に引き継がれました。
ITRSのレポートはITRSのWeb SiteのITRS REPORT（http://www.itrs2.net/itrs-reports.html）で閲覧およびダウンロードができます。また日本語訳はJEITAの半導体技術ロードマップ専門委員会のサイト（http://semicon.jeita.or.jp/STRJ/index.html）で閲覧およびダウンロードができます。
前回リソグラフィについてお話ししましたので、ITRS 2013年版からリソグラフィのロードマップの一例を以下に示します。
（ITRS 2013 Edition（JEITA訳）リソグラフィ P.7）
15年後の2028年までのロードマップとなっています。今後候補となる露光技術を記載している部分を赤枠で囲っておきました。一番上は量産中の技術で、193nmDPはArFエキシマレーザー193nmのダブルパターニングのことです。その下はさらに微細化が進んだ時の露光技術の候補をいくつかあげています。微細化が進むほど候補が増えています。QPと書かれているのはマルチパターニングの一種でクアドラプルパターニング（4重露光）の略です。EUV以外にもいくつか候補が挙げられていますが2020年末時点で実用化には至っていません。ML2はMaskless Lithographyの略で電子線による直接描画のこと、DSAはDirected Self Assemblyの略で自己組織化リソグラフィと呼ばれるものです。
| ※電子線による直接描画：マスクの回路パターンを転写するのではなく電子線でウェーハ上の感光材に直接回路パターンを描くもの。 1970年代から研究開発されている技術で、1970年代後半から1980年頃に光を使ったリソグラフィの限界が叫ばれたことがあり、有力な代替技術として電子線による直接描画が検討されていました。実際私が新人時代（1980年代前半）にこの電子線描画導入検討の担当をしていたことがあります。量産に使うにはスループットが低かったことと光露光技術が進歩したことでウェーハプロセスには使われませんでしたが、回路原版であるマスクのパターン形成に使われています。 |
以上、前回と今回は微細化に関連する技術的な側面についてお話してきましたが、次回はもう少しビジネス寄りのお話をしたいと思います。